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ahubit|

楼主 | 2025-6-8 13:52 | 只看该作者回帖奖励

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esd防护, 高压IC, 设计, MOS, os, 触发

本帖最后由 ahubit 于 2025-6-8 14:01 编辑

ESD是高压IC的“阿喀琉斯之踵”，在液晶驱动、车载电源等高压（HV）集成电路中，静电放电（ESD）防护设计长期面临一个矛盾：保护器件可能在正常工作时“自毁”。例如，横向双扩散MOS（LDMOS）作为常用ESD保护器件，其维持电压（Vh）往往低于工作电压（Vcc），导致噪声误触发寄生双极晶体管（BJT），引发闩锁效应（latch-up）甚至烧毁芯片。本文将结合IEEE最新研究，解析高压ESD设计的核心挑战与创新方案。
一、问题本质：ESD保护窗口的“三明治法则”
理想的ESD器件I-V特性需满足三个关键参数（图1）：
触发电压（Vt1）：必须低于内部电路击穿电压（VBD），确保ESD事件中优先导通；
维持电压（Vh）：需高于Vcc，避免正常工作时闩锁；
导通电阻（Ron）：尽可能低以分散大电流。

▲ 图1：ESD器件的I-V特性需落入“保护窗口”（蓝色曲线）
行业痛点：传统LDMOS的Vh通常比Vcc低30%～50%，例如在24V BCD工艺中，Vh仅15V左右，极易被电源噪声触发。
二、失效机制：从“寄生BJT”到“热失控”
1、寄生BJT的“隐形杀手”角色
LDMOS的PNP-NPN寄生结构在ESD事件中形成可控硅（SCR）通路，但Vh不足时，Vcc会持续维持BJT导通，导致局部过热。
2、测量误差的陷阱
传输线脉冲（TLP）测试中，短脉冲（100ns）会高估Vh（因自热效应未充分显现），而实际应用中的长脉冲（如1μs）可能使Vh下降20%以上。
三、创新方案：从器件到系统的三级防护
1. 器件级：SCR嵌入与布局优化
Poly-Bending（PB）技术：通过弯曲多晶硅栅布局，延长载流子路径，提升Vh至Vcc的1.2倍以上（实验室数据）。
堆叠场氧结构：将多个LDMOS垂直堆叠，累加Vh（如40V CMOS工艺中，双堆叠使Vh从18V提升至42V）。
2. 电路级：动态触发与协同钳位
自基极触发技术：利用衬底电流动态调节触发阈值，避免误动作。
TVS二极管协同设计：在芯片级ESD路径中串联TVS管，利用其快速响应（ns级）分担浪涌能量。
3. 系统级：IEC 61000-4-2合规性设计
LCD驱动IC需通过20kV空气放电测试，需在PCB级部署ESD枪能量泄放路径，并优化TCP封装接地。
四、未来挑战：工艺缩放与协同设计
1、纳米工艺的薄栅氧危机
45nm以下高压工艺中，栅氧厚度仅5-8nm，ESD设计需平衡VBD与漏电，目前业界倾向采用**DeMOS（Drain-Extended MOS）结构替代传统LDMOS 。
2、ESD与I/O的协同设计（Co-Design）
传统“先I/O后ESD”流程导致过设计，新兴方法要求ESD团队早期介入，例如在USB3.0接口中，局部钳位电路可减少主保护面积达50%。
结语：ESD设计的“平衡术”
高压IC的ESD防护本质是触发速度、维持电压与工艺成本的三角博弈。随着汽车电子和显示驱动需求爆发，未来五年内，基于AI的ESD仿真工具和第三代半导体材料的集成或将成为破局关键。

本主题由 21电子网审核员于 2025-6-8 21:31 审核通过

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